2. Alat dan Bahan
[Kembali]
- Saklar SPDT
Kode
/ Istilah SPDT adalah singkatan dari Single Pole Double Throw. Jika di
Bahasa Indoneisakan disebut satu sumber Dua arah. switch jenis ini
menunjukan dapat menghubungkan dan memutuskan satu sambungan arus
listrik pada dua arah sambungan. Salah satu saklar yang mengambil cara
ini adalah saklar tukar. Hanya saja saklar tukar tidak memliki kondisi
Off sedangkan SPDT sesungguhnya memiliki kondisi OFF.
- Logic Probe
Logic probe atau logic tester adalah alat yang biasa digunakan untuk menganalisa dan
mengecek status logika (High atau Low) yang keluar dari rangkaian digital. Objek yang diukur
oleh logic probe ini adalah tegangan oleh karena itu biasanya rangkaian logic probe harus
menggunakan tegangan luar (bukan dari rangkaian logika yang ingin diukur) seperti baterai. Alat
ini biasa digunakan pada IC TTL ataupun CMOS (Complementary metal-oxide semiconductor).
mengecek status logika (High atau Low) yang keluar dari rangkaian digital. Objek yang diukur
oleh logic probe ini adalah tegangan oleh karena itu biasanya rangkaian logic probe harus
menggunakan tegangan luar (bukan dari rangkaian logika yang ingin diukur) seperti baterai. Alat
ini biasa digunakan pada IC TTL ataupun CMOS (Complementary metal-oxide semiconductor).
- J-K Flip-Flop
JK
flip-flop merupakan flip flopyang dibangun berdasarkan pengembangan
dari RS flip-flop. JK flip-flop sering diaplikasikan sebagai komponen
dasar suatu counter atau pencacah naik (up counter) ataupun pencacah
turun (down counter). JK flip flop dalam penyebutanya di dunia digital
sering di tulis dengan simbol JK -FF.
3. Rangkaian Simulasi
[Kembali]
Gambar. Rangkaian Percobaan
4. Prinsip Kerja Rangkaian
[Kembali]
Pada rangkaian yang ditampilkan di atas, terdapat sebuah rangkaian T flip flop yang juga dapat disebut sebagai JK flip flop dengan input J-K yang digabungkan. Di sini, inputan menggunakan switch SPDT dan output menggunakan LED. Switch SPDT terhubung ke power dan ground, di mana kaki yang terhubung ke power menunjukkan logika 1, sementara yang terhubung ke ground menunjukkan logika 0. Untuk berbagai kondisi input, output dari masing-masing flip flop diamati.
T flip flop dalam rangkaian ini memiliki inputan Set (S) dan Reset (R) yang keduanya memiliki kondisi active low. Jadi, jika salah satu kaki S atau R dalam keadaan on, output pada kaki Q dan Q' akan dipaksa untuk memiliki nilai sesuai dengan kaki input yang aktif. Jika kaki S aktif, maka output kaki Q = 1 dan Q' = 0. Namun, jika kaki R aktif, maka output kaki Q = 0 dan Q' = 1. Jika kedua kaki S dan R aktif secara bersamaan, akan terjadi efek saling meniadakan, di mana kedua input akan melakukan set dan reset secara bersamaan. Akibatnya, output dari kaki Q dan Q' akan bernilai 1 1. Selanjutnya, jika kaki S dan R tidak aktif atau diberikan input logika 1, kedua flip flop akan bekerja dengan prinsip input sebagai berikut:
T flip flop memiliki 2 kaki input tambahan selain S dan R, yaitu T (J-K) dan CLK. CLK berfungsi sebagai penentu perubahan output berdasarkan input T yang diberikan. Di sini, CLK memiliki kondisi active low, sehingga setelah satu periode dan pulsa berubah menjadi low, output akan berubah sesuai dengan input T. Jika input pada kaki T adalah 0, maka output tidak akan berubah dari kondisi sebelumnya. Namun, jika input pada T adalah 1, maka output pada kaki Q dan Q' akan berada dalam keadaan Toggle.
T flip flop dalam rangkaian ini memiliki inputan Set (S) dan Reset (R) yang keduanya memiliki kondisi active low. Jadi, jika salah satu kaki S atau R dalam keadaan on, output pada kaki Q dan Q' akan dipaksa untuk memiliki nilai sesuai dengan kaki input yang aktif. Jika kaki S aktif, maka output kaki Q = 1 dan Q' = 0. Namun, jika kaki R aktif, maka output kaki Q = 0 dan Q' = 1. Jika kedua kaki S dan R aktif secara bersamaan, akan terjadi efek saling meniadakan, di mana kedua input akan melakukan set dan reset secara bersamaan. Akibatnya, output dari kaki Q dan Q' akan bernilai 1 1. Selanjutnya, jika kaki S dan R tidak aktif atau diberikan input logika 1, kedua flip flop akan bekerja dengan prinsip input sebagai berikut:
T flip flop memiliki 2 kaki input tambahan selain S dan R, yaitu T (J-K) dan CLK. CLK berfungsi sebagai penentu perubahan output berdasarkan input T yang diberikan. Di sini, CLK memiliki kondisi active low, sehingga setelah satu periode dan pulsa berubah menjadi low, output akan berubah sesuai dengan input T. Jika input pada kaki T adalah 0, maka output tidak akan berubah dari kondisi sebelumnya. Namun, jika input pada T adalah 1, maka output pada kaki Q dan Q' akan berada dalam keadaan Toggle.
5. Video Rangkaian
[Kembali]
6. Analisa [Kembali]
1. Apa yang terjadi jika input T diberi logika 0 (Low)?
Jawab : Apabila input T pada flip flop jenis D flip flop diberikan logika 0 (low), maka perubahan pada output akan tergantung pada kondisi sebelumnya. Berikut adalah analisa perubahan output yang terjadi.
D flip flop dengan T=0:
- output saat rising edge (clk=1):Q(1+1)=Q(t)
- output saat falling edge (clk=0):Q(1+1)=Q(t)
Dalam kondisi ini, input T yang bernilai 0 tidak akan menyebabkan perubahan pada output Q. Output akan tetap sama dengan nilai sebelumnya pada setiap perubahan edge. Dalam JK flip flop, input T tidak ada karena JK flip flop hanya memiliki input J (set) dan K (reset). Jadi tidak ada perubahan output yang terjadi pada JK flip flop ketika input T diberi logika 0 (low).
2. Apa perbedaan ketika input clock T flip flop diberi input rise time dan fall time?
Jawab :
1. Rise time
Ketika input clock T mengalami rise time, yaitu sinyal clock berubah dari level rendah (nol) menjadi level tinggi (1). Beberapa hal yang dapat terjadi:
- T flip flop dapat berubah state saat rising edge yaitu perubahan dari 0 menjadi 1. Jika T=1, maka output 0 akan beralih ke nilai komplementnya (Q')
- Apabila rise time terlalu lambat atau lebih panjang dari waktu setup flip flop. Maka, perubahan output 0 mungkin tidak stabil atau tidak akurat.
2. Fall time
Ketika input clock T mengalami fall time yaitu saat sinyal clock berubah dari level tinggi (1) menjadi level rendah (0).
- T flip flop tidak akan berubah state saat falling edge yaitu pada saat perubahan dari 1 menjadi 0, hanya terjadi saat rising edge.
- Jika fall time terlalu lambat atau lebih panjang dari waktu hold flip flop, maka perubahan output Q saat rising edge mungkin tidak stabil atau tidak akurat.
7. Link Download
[Kembali]
Download HMTL klik disini
Download Simulasi Rangkaian klik disini
Download Video Praktikum klik disini
Datasheet 74LS112 klik disini
Datasheet 7474 klik disini
Download Datasheet Switch klik disini
Tidak ada komentar:
Posting Komentar