LAPORAN AKHIR 1 MODUL 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

• Logic State

Indikator logic state berfungsi untuk menguji apakah keluaran IC digital berlogika 1 atau 0. LED Bicolor menyala hijau bila keadaan logika 1 dan menyala Merah bila keadaan logika 0.

• Saklar SPDT

Kode / Istilah SPDT adalah singkatan dari Single Pole Double Throw. Jika di Bahasa Indoneisakan disebut satu sumber Dua arah. switch jenis ini menunjukan dapat menghubungkan dan memutuskan satu sambungan arus listrik pada dua arah sambungan. Salah satu saklar yang mengambil cara ini adalah saklar tukar. Hanya saja saklar tukar tidak memliki kondisi Off sedangkan SPDT sesungguhnya memiliki kondisi OFF.

• Logic Probe

Logic probe atau logic tester adalah alat yang biasa digunakan untuk menganalisa dan
mengecek status logika (High atau Low) yang keluar dari rangkaian digital. Objek yang diukur
oleh logic probe ini adalah tegangan oleh karena itu biasanya rangkaian logic probe harus
menggunakan tegangan luar (bukan dari rangkaian logika yang ingin diukur) seperti baterai. Alat
ini biasa digunakan pada IC TTL ataupun CMOS (Complementary metal-oxide semiconductor).

• J-K Flip-Flop

JK flip-flop merupakan flip flopyang dibangun berdasarkan pengembangan dari RS flip-flop. JK flip-flop sering diaplikasikan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). JK flip flop dalam penyebutanya di dunia digital sering di tulis dengan simbol JK -FF.

• D Flip-Flop

D flip-flop atau Data flip flop adalah jenis flip Flop yang hanya memiliki satu input data yaitu 'D' dan satu input pulsa clock dengan dua output Q dan Q bar. Flip Flop ini disebut juga flip flop tunda karena ketika data masukan dimasukkan ke dalam flip-flop d, keluaran mengikuti penundaan data masukan sebesar satu pulsa clock.

3. Rangkaian Simulasi [Kembali]

Gambar. Rangkaian Percobaan 

4. Prinsip Kerja Rangkaian [Kembali]

Pada JK flip-flop, terdapat input S dan R. Jika salah satu input bernilai 1, maka rangkaian ini dianggap sebagai rangkaian asinkron karena input J dan K diabaikan, dan perhatian difokuskan pada input S dan R saja. Di dekat kaki input R dan S, terdapat rangkaian aktif rendah, yang berarti jika input aktif tinggi atau bernilai 1, output akan menjadi rendah atau tidak aktif. Jadi, jika kedua kaki R dan S bernilai 1, maka R dan S diabaikan. Ketika input JK bernilai 0 dan 1, maka akan aktif dalam logika 1 atau aktif tinggi. Konsep JK ini adalah jika J bernilai 0 dan K bernilai 1, maka output yang dihasilkan adalah 0 dan 1. Pada clock yang aktif rendah, sinyal akan berubah naik turun saat mencapai waktu jatuh, yaitu dari keadaan 1 menjadi 0.

Selanjutnya, D Flip Flop memiliki dua input yang digabungkan menjadi 1 karena ada gerbang NOT pada kaki bawah, yang menyebabkan inputnya berkebalikan dari input sebelumnya ke input D. Pada rangkaian ini, tidak ada input SR karena sinyal awalnya sudah berlogika 1. Namun, rangkaian ini termasuk aktif rendah, yang berarti S dan R tidak aktif pada awalnya. Sesuai dengan tabel kebenaran, jika input D aktif atau berlogika 1, maka outputnya akan menjadi 1 dan Q' akan bernilai 0. Pada clocknya, termasuk aktif tinggi, yang berarti outputnya akan berubah saat mencapai waktu naik, yaitu perpindahan dari keadaan 0 ke keadaan 1.

 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa Output yang terjadi pada JK Flip-Flop dan D Flip-Flop pada setiap kondisi percobaan?

Jawab : Output yang terjadi pada JK flip flop dan D flip flop pada setiap kondisi percobaan yaitu saat kondisi reset dimana dihasilkan B0=0 dan B2=1 maka kedua flip flp mengalami kondisi reset dimana dihasilkan Q=0 dan Q'=1. Kemudian kondisi kedua B0=1 dan B1=0 maka dua output flip flop mengalami kondisi set dimana kondisi set dihasilkan Q'=0 dan Q=1. Lalu kondisi ketiga B0=0 dan B1=0 yang menghasilkan kedua flip flop mengalami kondisi terlarang.

              Kondisi Keempat JK flip flop mengalami kondisi reset dan D flip flop reset. Kondisi kelima terjadi dengan kondisi reset dan D flip flop kondisi set. Kemudian kondisi keenam JK flip flop mengalami kondisi set dan D flip flop juga sama. Untuk kondisi terakhir JK flip flop berkondisi toogle yang berubah kebalikan dari output sebelumnya & D flip flop tidak beroutput.

 

7. Link Download [Kembali]

Download HMTL klik disini

Download Simulasi Rangkaian klik disini

Download Video Praktikum klik disini

Datasheet 74LS112 klik disini

Datasheet 7474 klik disini

Download Datasheet Switch klik disini