1. Jurnal
[Kembali]
Alat
a. Jumper
Gambar 1. Jumper
b.Panel DL 2203D
c.Panel DL 2203C
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo
Bahan
a. IC 74LS112 (JK filp flop)
Gambar 3. IC 74LS112
b. Power DC
Gambar 4. Power DC
c. Switch (SW-SPDT)
Gambar 5. Switch
d. Logicprobe atau LED
Gambar 5. Logic Probe
e. D Flip-Flop
 |
Gambar 6. D Flip-Flop
|
Gambar. Rangkaian Percobaan
Counter Asyncronous atau yang juga dikenal sebagai Ripple Through
Counter atau Counter Serial adalah suatu rangkaian sekuensial yang
menghasilkan urutan state-state tertentu sebagai output, dengan
memanfaatkan pulsa inputnya. Dalam Counter Asyncronous, setiap flip-flop
yang digunakan secara berurutan atau langkah demi langkah akan berganti
kondisi dari "0" ke "1" dan sebaliknya, sehingga menghasilkan perubahan
output. Hal ini terjadi karena hanya flip-flop yang berada di ujung
yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk
flip-flop lainnya diambilkan dari flip-flop sebelumnya.
Pada
percobaan 1 modul 3, flip flop menggunakan counter asyncronous dimana counter
ini sumber clocknya tidak saling sinkron pada semua flip-flop melainkan
inputan clk pada rangkaian selanjutnya diperoleh dari output rangkaian
sebelumnya. Pada rangkaian dapat dilihat pada rangkaian bahwa terdapat 2
buah saklar SW-SPDT yang mana kaki atasnya terhubung ke VCC sumber dan
kaki bawahnya terhubung ke ground. Terdapat 4 buah JK Flip-Flop 4 bit
dimana pada rangkaian pertama kaki J dan K terhubung ke VCC sumber dan
clk terhubung ke sinyal clk, sementara untuk R-S terhubung ke saklar
SW-SPDT. Clock pada IC 74LS112 ini menggunakan inputan clock active low yang berarti clock ini falltime. Karena input dari clock ini falltime maka output dari flip flop pertama bergantung pada clock itu sendiri. Pada rangkaian kedua hingga keempat J-K beserta R-S terhubung
ke saklar SW-SPDT dan untuk clk terhubung ke output Q pada rangkaian
sebelumnya. Dan dapat dilihat bahwa output keseluruhan dari rangkaian
ini adalah bilangan biner 4 bit dengan counter up.
1. Pada percobaan 1 menggunakan clock tipe falltime. Apakah ada pengaruh jika clock nya kita ubah ke rise time? Jika iya, mengapa ini terjadi dan jika tidak, kenapa demikian?
Jawab : Berdasarkan pemaparan percobaan 1, jika clock tipe fall time yang digunakan maka pada flip-flop pertama akan menghasilkan input dari clock itu sendiri, berarti nilai flip-flop tersebut akan berubah saat falltime. Kemudian, ketika dihadapkan dengan kondisi rise time clock atau clock dalam keadaan active high, maka flip-flop tersebut akan berubah saat kondisi rise time. Disamping itu, juga berpengaruh pada kondisi IC nya.
2. Analisalah output yang dihasilkan pada percobaan 1 berdasarkan IC yang digunakan! Kapan H0, H1, H2, dan H3 mengeluarkan outputnya?
= Pada percobaan 1 ini kita menggunakan IC 74LS112 dimana disini kaki clocknya adalah falltime atau active low sehingga dikarenakan clock fall time maka akan terjadi perubahan output saat falltime. Maka, saat clock memiliki input fall time, maka:
- pada H0 : ketika ditrigger clock fall time, dari switch logika 1 dan dihubungkan dengan vcc. Output yang dihubungkan akan menghasilkan perubahan dari output H0 sebelumnya.
- pada H1 : ketika ditrigger output dari flip-flop sebelumnya, maka akan menghasilkan output yang menghasilkan perubahan dari output sebelumnya ketika falltime.
- pada H2 : ketika ditrigger output dari flip-flop H1, maka akan menghasilkan output yang menghasilkan perubahan dari output sebelumnya ketika falltime.
- pada H3 : ketika ditrigger output dari flip-flop H2, maka akan menghasilkan output yang menghasilkan perubahan dari output sebelumnya ketika falltime.
.png)
Tidak ada komentar:
Posting Komentar